Questões de Tecnologia da Informação - Organização e arquitetura de computadores - Processadores RISC x CISC

Uso de microcódigo.

Execução rápida de cada instrução (uma por ciclo de relógio).

Construção de conjuntos com instruções completas e eficientes.

Criação de instruções de máquina de “alto nível”, ou seja, com complexidade semelhante à dos comandos de alto nível.

pipeline de instruções em alguns processadores CISC.

controle hardwired microprogramado em processadores CISC.

do processo de deadlock em processadores RISC.

pipeline de instruções em alguns processadores RISC.

operações nos registradores dos processados CISC.

É antecessora da arquitetura CISC.

As instruções possuem poucos ciclos de máquina.

Há muitos formatos e tamanhos de instrução.

Não utiliza a técnica de pipeline.

Utiliza poucos registradores.

Dadas as características das instruções das máquinas CISC, o pipeline fica favorecido nessa arquitetura.

Arquiteturas RISC normalmente realizam poucas operações de registrador para registrador, aumentando o acesso à memória cache.

Programas para arquiteturas CISC sempre possuem tamanho menor que programas para arquiteturas RISC, devido à relação um para um de instruções de máquina e instruções de compilador.

Arquiteturas RISC tendem a enfatizar referências aos registradores no lugar de referências à memória.

Arquiteturas CISC usam um número muito grande de instruções simples em detrimento de instruções complexas.

um conjunto de instruções reduzidas e apenas uma instrução por ciclo consiste em característica comum das arquiteturas CISC.

projetos de arquitetura CISC podem conter e se beneficiar de características RISC, e vice-versa.

projetos de arquitetura RISC não utilizam tamanho único de instrução.

as arquiteturas RISC e CISC têm projetos completamente diferentes, sendo impossível mesclar suas características.

o tamanho único de instrução, nas arquiteturas em geral, dificulta a busca e a decodificação de instruções, mas acelera a interação de busca de instruções com a unidade de gerenciamento de memória principal.